股配资网站 DRAM，走向9纳米

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近两个月，存储厂商迎来了十多年甚至是二十多年来最美好的时光。

一方面，AI数据中心的需求持续旺盛，HBM依旧供不应求，另一方面，库存见底，整个存储行业迎来上行周期，两个利好要素相互叠加，让过了两三年苦日子的存储厂商，终于踏入了新的春天。

而在市场繁荣的背后，存储产业正进入一个关键的技术拐点。无论是服务器、移动终端，还是车载与工业应用，对高带宽、低功耗存储器的需求都在快速攀升。为应对这一趋势，全球三大DRAM厂商——电子、SK海力士与美光科技——正加速推进10纳米以下工艺节点的研发与量产布局。

可以说，10nm-class之后，谁能先一步掌握下一个节点，谁就掌握了市场竞争的主动权，谁就有机会在接下来几年时间里吃最多的“肉”。

什么是 10nm-class

在 DRAM 工艺演进的语境中，“10nm-class”并非特指某一个精确的纳米数值，而是行业对10-19 纳米这一工艺区间的统称，也是当前 DRAM 制造的主流技术范畴。它既是 DRAM 工艺从 20 纳米级向更小微缩的关键一步，也成为了短期内难以突破的技术 “天花板”。

从发展脉络来看，10nm-class 工艺的落地并非一蹴而就。2016 年，DRAM 行业正式进入这一阶段，在此之前，工艺迭代遵循着较为清晰的 “整数纳米级” 规律 ——2008 年实现 40nm-class（40-49 纳米），2010 年推进至 30nm-class（30-39 纳米），2011 年迈入 20nm-class（20-29 纳米）。但当工艺进入 10nm 区间后，单纯以 “整数级” 划分已无法精准体现技术差异，行业因此细化出多代子节点，形成了一套更具体的命名体系。

目前，10nm-class 工艺已形成三代成熟的量产节点，且各节点对应明确的纳米范围：第一代 “1xnm” 覆盖 17-19 纳米，第二代 “1ynm” 聚焦 14-16 纳米，第三代 “1znm” 则进一步缩小至 11-13 纳米。即便在研发端，后续规划的 “1anm”“1bnm”“1cnm” 三代工艺，也仍未跳出 10nm-class 的范畴，仅通过优化单元维度来提升密度、降低功耗。

而行业还未正式量产的最新的 “1dnm” 仍属于 10nm-class 范畴，核心目标是在 11 纳米以下（通常认为覆盖 9.5-11 纳米）进一步优化单元结构，通过微调晶体管与电容器的尺寸比例，在保证电荷存储稳定性的前提下，继续提升晶圆密度、降低单位功耗，是现有技术框架内的 “极限优化版”。

这种围绕 10nm-class 持续细化的背后，本质是工艺微缩遇到了物理极限。相较于处理器等逻辑芯片，DRAM 单元因包含 “1 个晶体管 + 1 个电容器” 的特殊结构，需保证电容器有足够体积存储电荷。当工艺逼近 10 纳米以下时，电容器体积、漏电率等问题难以平衡，导致行业暂时无法突破 10nm-class 的边界，只能在现有区间内深耕技术优化。

可以说，在存储器市场竞争白热化的今天，谁能率先量产更先进的节点，谁就能在成本、性能与能效三重维度上占据优势。

而目前几大存储厂商的关注重点，也落在了首个10nm之后的节点。作为行业首次明确突破 10nm-class 边界的尝试，9nm目标是将 DRAM 特征尺寸降至 10 纳米以下，理论上能大幅提升每晶圆的 DRAM 容量，从而降低单位 GB 成本。

但从技术实践来看，在 9nm 工艺下，DRAM 单元横向尺寸进一步缩小，会导致电容器体积急剧减少，若无法保证足够的储电空间，数据存储的稳定性会大幅下降。尽管可通过增加电容器深度来补偿体积，但此时高宽比（高度与横向尺寸的比值）会突破现有工艺极限，可能引发电荷积累不均、漏电率升高等问题。

此外，现有硅基材料与光刻技术在 9nm 级别已接近物理极限，例如光刻精度难以保证晶体管与电容器的细微结构一致性，且材料的电学特性（如绝缘性、导电性）会出现波动，影响 DRAM 的整体性能与良率。

值得关注的是，9nm 节点下，单元密度更高，字线与位线的长度更长、线宽更窄，电荷在导线中的传输阻力与延迟会显著增加，可能导致 DRAM 的读写速度下降，违背工艺升级的性能目标。

不过，尽管面临重重挑战，但几大厂商早已有所布局。

三星：试线布局，重夺主动权

首先是三星，作为全球DRAM市场的领导者之一，近年来三星在先进制程节点的推进方面展现出前所未有的紧迫感。据报道，三星已将“9nm级”或称“0a nm”节点明确纳入其中长期技术路线图。这一命名策略的调整本身就反映了DRAM产业面临的技术挑战——当制程节点逼近物理极限时，传统的线性缩小路径已难以为继。

值得注意的是，三星从“0a”节点开始，将正式采用全新的4F²单元结构，根据技术分析，6F²结构在10nm级以下节点继续缩小时已遭遇严重瓶颈，包括电容器储存电荷能力下降、漏电流增加、单元间干扰加剧等物理限制。4F²结构通过更紧凑的单元布局，理论上可将单元面积缩小约33%，但对光刻精度、材料选择和制程控制提出了极高要求。

据了解，DRAM 以 “单元” 为单位存储数据，“单元” 是能存储单个数字信息的基本单位。单个单元所占的面积用 “F²” 表示。此前，行业内普遍采用 6F² 单元结构。这种结构包含三条用于数据读写的垂直线路（称为位线），以及两条水平线路（称为字线）。但当 DRAM 制程进入 10 纳米以下后，平面结构的微型化极限逐渐显现。

因此，为在缩小 DRAM 尺寸的同时提高存储密度，行业开始研发 4F²DRAM。它将位线和字线数量各减少至两条，并将 DRAM 中起开关作用的晶体管，以垂直方式排列。

报道指出，三星电子在研发 9 纳米（0a）DRAM 时，不仅会开发 4F² 结构产品，还在准备基于现有 6F² 结构的版本。TechInsights 高级副总裁崔正东（Choi Jeong-dong）指出：“垂直结构的 4F²DRAM 在量产阶段，需要在设计、工艺和制造设备上进行重大调整。” 他进而解释道：“如果继续推进现有技术路线，无需改变设计和设备就能缩小电路线宽，这还能为 4F²DRAM 的研发争取一些时间，因此三星正在评估这种方案的可行性。”

一位半导体行业人士表示：“三星电子还计划采用 9.8 纳米级制程，基于现有 6F² 结构开发 0a 代 DRAM；同时，也在规划采用 9.0 纳米制程、基于 4F² 结构的下一代产品。” 该人士补充道：“最终方案将在完成研发和评估后确定。”

三星电子预计最早于 2027 年完成相关产品的研发，并开始向客户企业提供样品，计划在三年内实现量产。

行业人士透露：“三星电子内部存在一种日益强烈的危机感，认为自 10 纳米第四代（1a）DRAM 推出以来，公司未能在与竞争对手 SK 海力士的较量中确立优势。” 该人士解释道：“因此，在下一代 DRAM 的研发中，三星电子正制定多种技术方向，以期缩小与竞争对手在 DRAM 市场的差距。”

作为全球DRAM市场份额第一的厂商，三星近年在DRAM上屡屡受挫，这也让它在技术发展上采取更加激进的策略，力图在下一代节点竞争中恢复技术领先地位。

SK海力士

SK海力士在DRAM制程节点上显得更为保守。根据SK hynix官方资料，正在使用 EUV 工艺开发其下一代 DRAM，其 1c DRAM（第六代 10nm 级）的过渡投资将于今年晚些时候开始。

据ZDnet Korea报道称，该SK 海力士计划在其新的 1c DRAM 上使用 5 层或更多 EUV 层。SK 海力士最初将 EUV 应用于其 1c DRAM（第四代 10nm 级）的一层，后来在其 1b DRAM 中扩展到四层。

其表示，未来1c DRAM将把EUV层数提升至5层以上，SK海力士率先基于1c DRAM新工艺开发出16Gb（千兆位）DDR5 DRAM，并计划在今年下半年将投资转化为1c DRAM。

SK海力士董事长在会议上表示：“我们将在1c DRAM上应用5层以上的EUV，并将1d和0a等所有下一代产品都使用EUV。为此，SK海力士正致力于开发提高EUV工艺生产率的方法。”

此外，SK海力士也在积极应对即将推出的高数值孔径 (High-NA) EUV 技术。NA 是衡量镜头像差的指标，更高的数值孔径 (NA) 值可提高分辨率。传统 EUV 系统的镜头像差为 0.33，而高数值孔径 EUV 系统的数值孔径 (NA) 更高，可达 0.55。SK海力士计划最早在 2026 年推出高数值孔径 EUV 设备。

虽然海力士未明确使用“9nm”这一术语，但其技术白皮书中多次提及“10nm级以下”(Sub-10nm class)和“0x nm节点”，暗示正在开发的下一代制程将突破10nm命名范畴。

值得一提的是，2025年6月，SK海力士在IEEE VLSI技术研讨会上发表的论文详细阐述了海力士的下一代DRAM架构——4F² VG(Vertical Gate)平台。这一架构的核心创新包括:

垂直栅极晶体管：栅极从传统的水平布局改为垂直环绕通道，大幅提升栅控能力

埋入式字线(Buried Wordline，BWL)：将字线埋入硅衬底下方，减少寄生电容

先进电容器技术：采用金属-绝缘体-金属(MIM)电容结构，介电常数提升至100以上

根据官方新闻，4F² VG平台将首先应用于“10nm级以下节点”，这意味着该技术可能在2027年前后与海力士的0a nm或9nm级节点同步导入量产。

此外，海力士在设备上反而表现的更为激进，2024年底，海力士在其清州M16厂区安装了全球首台用于DRAM生产的ASML TWINSCAN EXE:5200B High-NA EUV光刻机。这台设备将首先用于0x nm节点的研发和试产，预计2026年开始风险量产。业界认为，海力士此举旨在抢占下一代光刻技术的制高点，避免重蹈在12nm节点因设备瓶颈导致量产延迟的覆辙。

相较于三星，海力士更看重自身在HBM技术上的推进，其9nm有很大概率在下一代HBM上首次亮相。

美光

美光在DRAM制程推进上采取了与三星、海力士截然不同的“跳跃式”路径。据报道，美光正跳过第8代10nm级工艺，直接从当前节点跃进至9nm级或更先进节点。

据韩国媒体EBN援引业内消息人士称，美光正在评估两种潜在的路线图路径。一种遵循传统顺序，从当前的第七代（1d）10纳米工艺推进到第八代（1e），约为10.1纳米。另一种更具雄心的方案则完全跳过1e阶段，直接转向真正的9纳米DRAM世代。

一位业内消息人士指出，关键变量在于美光能够在多大程度上缩小其1d节点的线宽。如果1d线宽仍维持在约10.9纳米，美光可能需要在进一步降低之前推出10.1纳米的1e工艺；但如果1d能够缩小到约10.2纳米，美光就有可能跳过1e节点，直接进入9纳米级别，这将是一次具有重大意义的技术飞跃。

据了解，目前美光已对其10 nm-class 世代在产品线（如高频 DDR5）进行了迭代，并在工艺中大量采用 EUV 与高阶 BEOL 技术，说明其在通用缩径工具链上并不落后；但其在报导中更强调通过更大胆架构（直接向 3D 或不同的堆叠/键合方案转型）来规避中间代的成本与时间耗费。

与三星和海力士相比，美光在公开专利与宣讲中更多强调集成/系统层面的优化（如通过封装/互连技术配合堆栈内存），并在学术期刊与专利库中有涉及层间键合、异质集成的申请，这与其“直接走向三维化或组合式解决方案”的战略相吻合。

不过，若如果美光真采取跳过某一传统代序，那对其来说也有着非常大的风险，能否在成本/良率上快速取得突破，从而抵消放弃逐步迭代所丧失的经验与平滑成本下降曲线，毕竟在两家韩厂面前，其在技术和市场上并不占优。

High-NA的爆火

近期半导体设备市场最引人关注的现象，莫过于ASML高数值孔径(High-NA)EUV光刻系统订单的激增。这种新一代光刻设备将数值孔径从0.33提升至0.55，能显著提高分辨率，使单次曝光即可实现更小的线宽，是推动芯片向更细微制程演进的核心装备。

ASML在最新的第三季度财报中披露，光刻机订单已展现出明显的结构性变化。逻辑芯片净销售额占比从第二季度的69%降至65%，存储芯片占比则从31%升至35%。这种变化在新增订单中体现得更加明显：逻辑芯片订单占比从第二季度的84%大幅降至53%，存储芯片订单占比则从16%激增至47%，几乎达到平分秋色的格局。

这一变化传递出重要的行业信号：经历了2022-2023年的深度调整后，存储芯片行业正在进入新一轮投资周期。

事实上，当DRAM进入10nm之后的世代后，传统光刻需要多次曝光才能实现目标图形，导致工艺复杂度激增、良率下降、成本攀升。不止是EUV，最新的High-NA也能够减少多重图形化步骤，缩短工艺路径，从根本上降低制造难度与成本风险。

而人工智能与高性能计算的爆发式增长带来对高性能内存的旺盛需求。训练大模型需要HBM，推理加速需要GDDR与高频DDR5，数据中心升级需要大容量低功耗内存——这些应用场景共同推高了存储厂商的资本开支预期，促使它们提前锁定上游关键设备，确保未来产能与技术竞争力。

今年9月，SK 海力士与 ASML 宣布，已在韩国利川市的 M16 工厂完成业内首台 Twinscan NXE:5200B 高数值孔径（High-NA）极紫外（EUV）光刻机的组装。该设备初期将作为下一代制程技术的研发工具，最终将在数年后用于采用尖端制程的 DRAM 量产。

对 SK 海力士而言，组装这台配备 0.55 数值孔径光学系统的 Twinscan NXE:5200B EUV 光刻机，使其领先于主要竞争对手美光与三星，同时也领先于半导体行业绝大多数企业。这些企业中，许多仍需使用数值孔径为 0.33 的现有 EUV 设备。

SK 海力士研发负责人车宣永（Cha Seon Yong）表示：“我们期待这一关键基础设施的加入，能将我们一直追求的技术愿景变为现实。面对快速增长的人工智能（AI）与下一代计算市场，我们旨在凭借其所需的尖端技术，巩固在 AI 存储领域的领先地位。”

据了解，ASML 的 Twinscan EXE:5200B配备 0.55 数值孔径镜头，分辨率可达 8 纳米；而当前低数值孔径（Low-NA）EUV 设备的分辨率为 13 纳米。这意味着在单次曝光中，High-NA EUV 可实现尺寸缩小 1.7 倍的晶体管，以及密度提升 2.9 倍的晶体管排列。

不过，采购High-NA设备仅仅是开始，真正的挑战在于将其转化为可量产的制造能力。

目前而言，High-NA光刻系统的上机开发与良率爬坡成本极为高昂。新一代设备需要配套的高精度镜头、高功率光源、新型光刻掩模体系，以及对洁净室环境与厂房基础设施的全面改造。这对设备供应商、材料厂商与芯片制造商提出了系统性协同要求，任何一环的短板都可能拖累整体进度。

更关键的是，DRAM的制程缩放绝非仅靠光刻技术的单点突破。存储单元的架构设计、新型介电材料的应用、后段封装测试的优化、芯片热管理方案的创新——这些环节需要协同推进，才能真正实现性能与成本的平衡。短期内，良率爬坡与单位成本控制仍将是制约各厂商量产进度的关键瓶颈。

报道也指出，鉴于 High-NA EUV 设备可帮助芯片制造商避免双重或三重 EUV 曝光，NXE:5200B 初期将用于加速下一代 DRAM 的原型开发 —— 这些 DRAM 将基于现有低数值孔径 EUV 与深紫外（DUV）设备的制程技术生产。

之后，该设备才会用于研发 “必须依赖 High-NA EUV 设备才能保证良率与生产周期” 的制造流程。ASML 在一次投资者报告中预测，DRAM 制造商将在 2030 年代过渡到 High-NA EUV 设备的使用。

尽管High NA目前还未投入量产，但财大气粗的存储厂商为了能在先进制程中抢占先机，已经不满足与EUV，转而开始抢先预定High NA。

结语

全球DRAM产业正站在一个历史性的十字路口。9nm节点不仅是一个技术指标的跨越，更是整个存储产业从尺寸缩小向架构升级转型的分水岭，不论是三星、海力士还是美光，都使出了浑身解数，试图赶超对手。

值得注意的是，这场技术角力的背后，是存储产业罕见的“需求与投资双轮驱动”格局。一方面，AI数据中心的需求持续旺盛，HBM依旧供不应求；另一方面，库存见底，整个存储行业迎来上行周期。这种十多年甚至二十多年未遇的市场繁荣，为厂商们的激进投资提供了底气，也使得原本需要5-7年才能完成的制程跨越，有望在3-4年内实现突破。

从战略视角看，9nm节点的竞争已超越单纯的技术比拼，演变为“时间窗口、资本投入、客户绑定、专利布局”的博弈。谁能率先量产更先进的节点，谁就能在成本、性能与能效三重维度上占据优势，进而在高利润的HBM4、DDR6、LPDDR6市场中获得定价权。这种先发优势一旦形成，可能在3-5年内难以被追赶——这正是部分厂商感受到“日益强烈危机感”的根源所在。

对于产业生态的其他参与者而言，这场9nm竞赛同样意义深远。设备厂商(ASML、Applied Materials、东京电子)将因技术代际跨越获得新一轮资本开支红利；材料供应商(JSR、信越化学、陶氏化学)需要开发适配新架构的光刻胶、介电材料、阻挡层；封装测试厂商则要应对更薄的芯片、更密集的互连、更严苛的热管理要求。整个半导体产业链都将因存储器的制程跃迁而重新洗牌。

一场轰轰烈烈的新的存储战争，已然打响。

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